直觀綜述

CMOS特性

·?輸出高電平和低電平分別為VDD和GND，電壓擺幅等于電源電壓。因此噪聲容限大。

·?無比邏輯：邏輯電平與器件尺寸無關。晶體管可以使用最小尺寸。

·?穩定時在輸出VDD和GND之間存在有限電阻的通路。因此CMOS反相器具有低輸出阻抗。對噪聲和干擾不敏感。輸出電阻大約在kΩ。

·?極高輸入電阻。輸入端晶體管柵極和電路通路之間存在絕緣層。由于絕緣層，因此驅動一個CMOS反相器的驅動電流幾乎為0，理論上一個CMOS反相器可以驅動無數個門（扇出無窮大）。但是增加扇出也會增大延時，使得電路的瞬態響應變差。

·?穩態工作的情況下，電源線和地線之間沒有通路，所以CMOS反相器不存在靜態功耗。（漏電流非常小，可以忽略）VTC分析VTC（Voltage Transfer Characteristic）電壓傳輸特性

對于NMOS，Vin越趨近于VDD，溝道可以吸引更多的電子，溝道更寬，電流更大。 對于PMOSVin越趨近于GND，溝道可以吸收更多空穴，溝道更寬，電流更大。

上圖為CMOS反相器的VTC曲線圖。電壓反相這一變化不是瞬間完成的。電壓反相的時間（瞬態響應的時間）取決于輸出電容的大小。輸出電容主要取決于RC時間常數。RC分別可以由下圖中的簡單模型所得。

靜態特性開關閾值開關閾值是定義為Vin=Vout的點（Vm）。 一般情況下，希望Vm處于電壓擺幅的中點（VDD/2），這樣可以使得低電平噪聲容限和高電平噪聲容限具有相近的值。當然也有特殊的情況，需要不對稱傳輸特性來減少噪聲的干擾。此時開關閾值也不是設計在VDD中點。

其中r是PMOS和NMOS的相對驅動強度之比。 通過修改PMOS和NMOS的尺寸比值，就可以調整r值。噪聲容限噪聲容限和過渡區寬度定義：

如果想要增大噪聲容限，減少噪聲的影響，就要經可能的減小過渡區的寬度。 通過推導可得過渡區增益（圖像斜率）的公式：

由g的公式可以看出，影響過渡區寬度的主要是溝道長度調制效應和器件本身的工藝水平。再生特性也稱作可再生性：經過若干個偶數反相器，輸出恢復到額定電平（就是VDD或者GND）。 下面做圖說明：

上圖中畫藍色部分的V0低電平經過兩個反相器，變成了電平更低的V2低電平。這也側面表明了電流中添加偶數個反相器可以增強電路驅動能力。

不是所有反相器都有再生特性，上圖中右半部分是VTC特性的反相器是沒有再生特性。穩定性

對于PMOS和NMOS，即使器件工藝有差別，但是工藝好壞對CMOS反相器功能影響較小，這個也是靜態CMOS門可以普遍應用的一個緣由。降低電源電壓降低電源電壓是否會影響CMOS反相器的工作特性？ 會，由上面公式5.10，VDD降低，Vm降低，整體增益會變大，VTC曲線會變好！如下左圖所示：

繼續減小VDD，當VDD接近0.05時，增益趨向于-1。反相器效果幾乎不存在，這里是熱噪聲引起的問題。雖然降低VDD可以取得更好的VTC特性，但是通常都不使用，原因如下:1.電源電壓減小會增大延遲。電壓降低，電流減小，電路搬運電子能力減小，完成同樣工作，時間消耗會變長。2.動態特性對器件參數（如晶體管閾值電壓）的變化會更加敏感。3.可以減小內部噪聲，但是對外部噪聲會更加敏感。動態特性電容

上圖為串聯反相器所包含的全部電容。?Cgd12?Cgd12是M1和M2的柵漏電容。柵漏電容的計算需要用到密勒效應。如下圖所示。Cdb1、Cdb2

Cdb1、Cdb2是擴散電容，來自于漏和體之間的電容，再加上反相偏置的pn結電容。本身是非線性電容，下圖使用化簡的線性電容來簡化描述該非線性電容：

CwCw是連線電容，取決于連線的長度和寬度，和扇出的數目也有關系。Cg3、Cg4Cg3、Cg4是扇出柵電容。扇出電容總和就是Cg3+Cg4。一階傳播延時模型由于電路傳播延時主要取決于電路中的輸出電容和電阻，因此這里可以采用電路原理中的三元素法計算得到反相器反轉延時。

如何降低延時？在忽略溝道長度調制效應，進行一階近似之后。

反相器從高電平到低電平所花費的時間主要與器件本身工藝參數相關。在實際測試當中，電源電壓和延時存在二階關系。如下圖所示：

當電源電壓減小，電流驅動能力減小，延時增大是完全可以理解的，在上圖中如果控制VDD在1.4v以上，都會有較小的延時效果。因此降低延時有以下幾種方法： - 減小CL。好的版圖設計可以有效的減少內部柵漏電容和擴散電容，以及連線電容。 - 增加晶體管的W/L比。這個有上面延時的一階近似公式可知。但是增加寬長比也會增加擴散電容，也會增大延時，因此需要折中考慮。避免自載效應。自載效應：當擴散電容增大，超過由連線電容和扇出電容構成的外部負載電容的時候，增加寬長比就不再對延時有減少的作用。

·?增大VDD。增大電源電壓也會增大功耗，同時也要比避免超出工藝上限（氧化層擊穿等）。

從設計角度優化延時

1. 減少PMOS寬度

之前提及的PMOS和NMOS的尺寸比只是考慮了閾值電壓，盡力保證高低電平噪聲容限相同，但是這個不是減少延時最佳的比例，因此可以考慮通過減少PMOS寬度來增加晶體管寬長比，從而減少延時。（這里同樣需要注意，增加寬度就會增加擴散電容。）

通過實際測試可以得到，當PMOS和NMOS尺寸比為2.4左右時，可以使得上升和下降延時相同，并且總體延時較低。尺寸比為1.6時，延時最小。在不同的設計要求下可以選擇不同的尺寸比。

2.確定反相器鏈和反相器網絡的尺寸

延時也需要考慮前級門電路的影響。所以在書中也討論了對與反相器鏈和反相器網絡兩種情況中的優化延時情況。

反相器鏈?每一個反相器的最優尺寸是它相鄰前后兩個反相器尺寸的幾何平均數。尺寸系數和最小延時如下：

尺寸系數S：邏輯門晶體管尺寸（W/L）相對于單位尺寸（具有與參考反相器相同驅動能力）的比例。

反相器網絡?對于反相器網絡，經驗是扇出值為4左右最佳，否則會嚴重影響延時。

功耗

動態功耗-電容功耗

動態功耗指的就是充放電電容產生的功耗。 當電容CL通過PMOS管進行充電的時候。電容電壓從0—>VDD，電容從電源當中吸取了能量，其中一部分能量也消耗在PMOS當中。同理，當CL通過NMOS進行放電的時候。一部分能量也會消耗在NMOS當中。

5.40是充電功耗，5.41是放電功耗。

低功耗設計?- 減少翻轉活動性。書上說只能在邏輯和結構的抽象層次上實現。 - 減少負載電容。改變尺寸，修改柵漏電容和擴散電容。 - 降低電源電壓。但是這個會降低性能，通常不考慮。

動態功耗-直接通路功耗

實際設計當中，CMOS反相器的過渡區不是0，當處于過渡區的時候，會存在NMOS和PMOS同時導通的情況，也就是VDD和GND直接相連。也就是產生短時間的短路。產生的短路功耗。

其中Csc為同時導通產生的電容。通過設計可以有效的限制此類功耗。

靜態功耗-漏電流功耗

理想情況下CMOS電路是沒有靜態功耗的，因為沒有考慮漏電流（靜態電流）。實際上，需要注意的是對于晶體管，需要提高閾值電壓，當VGS小于閾值電壓的時候會產生源漏電流，因此需要適當提高晶體管的閾值電壓，以減小這部分產生的靜態功耗。

綜合考慮

因此CMOS反相器的總功耗主要由三個部分組成

電容充放電功耗、直接通路功耗、漏電流靜態功耗。其中主要影響的就是電容功耗。直接通路功耗可以通過設計有效控制。漏電流靜態功耗可以忽略不計。

CMOS反相器設計

提高性能

針對性優化

參考資料

1.?數字集成電路-電路、系統與設計（第二版）

2.?東南大學數字集成電路ppt